Cómo funciona un pipeline de 5 etapas

En un procesador monociclo cada instrucción se ejecuta entera en un único ciclo de reloj, así que el ciclo debe ser tan largo como la instrucción más lenta. Segmentar consiste en partir ese trabajo en etapas separadas por registros, de modo que mientras una instrucción está en EX la siguiente ya se está decodificando y otra se está buscando en memoria.

Latencia y rendimiento

Hay que distinguir dos medidas. La latencia es lo que tarda una instrucción desde que se busca hasta que escribe su resultado: en un pipeline de 5 etapas son 5 ciclos, y no mejora. El rendimiento (throughput) es cuántas instrucciones terminan por unidad de tiempo: en el caso ideal, una por ciclo. La segmentación mejora el rendimiento, no la latencia.

Cuántos ciclos tarda una secuencia

La primera instrucción necesita 5 ciclos para recorrer las etapas; a partir de ahí termina una en cada ciclo. Para N instrucciones y k etapas, sin riesgos:

ciclos = k + (N − 1) = N + 4   (k = 5)

Con N = 5 salen 9 ciclos, como en el diagrama. El CPI (ciclos por instrucción) de esta secuencia es 9 / 5 = 1,8, pero se acerca a 1 cuando N crece, porque los 4 ciclos de llenado se reparten entre más instrucciones.

Por qué la ganancia no llega a 5

Supongamos estos retardos para cada etapa (son valores de ejemplo, no de un procesador concreto):

El procesador monociclo necesita un ciclo de 850 ps. En el segmentado, el ciclo lo marca la etapa más lenta: 200 ps. Para un millón de instrucciones, el monociclo tarda 850 µs y el segmentado unos 200 µs (1 000 004 ciclos × 200 ps). La mejora es 850 / 200 = 4,25, no 5, porque las etapas no están equilibradas: ID y WB desperdician parte de su ciclo. En la práctica los registros entre etapas añaden además un pequeño retardo a cada ciclo.

Qué necesita cada etapa

• IF lee la instrucción en la dirección del PC y calcula PC + 4.
• ID decodifica los campos y lee rs1 y rs2 del banco de registros.
• EX hace la operación en la ALU, calcula la dirección de un acceso a memoria o evalúa la condición de un salto.
• MEM lee o escribe la memoria de datos (solo cargas y almacenamientos).
• WB escribe el resultado en rd.

Todo lo que una instrucción necesita en etapas posteriores (el valor de los registros leídos, el número de rd, el resultado de la ALU…) viaja con ella en los registros de segmentación IF/ID, ID/EX, EX/MEM y MEM/WB.

Lo que rompe el ritmo ideal

El pipeline solo termina una instrucción por ciclo si nada le obliga a detenerse. Hay tres tipos de riesgo:

• Estructurales: dos etapas necesitan el mismo recurso en el mismo ciclo. Con memorias de instrucciones y datos separadas, como supone el simulador, no se dan.
• De datos: una instrucción necesita un resultado que la anterior aún no ha escrito. Se tratan en la guía de riesgos RAW.
• De control: tras un salto, el pipeline ya ha buscado instrucciones que quizá no deban ejecutarse.

Este es el coste de un salto en el modelo del simulador, que resuelve los saltos en EX y los trata como tomados:

Cuando bne llega a EX, las dos instrucciones siguientes ya están en ID e IF y se descartan (FLUSH): 4 instrucciones que deberían tardar 8 ciclos tardan 10. Los procesadores reales reducen esta penalización resolviendo el salto antes o prediciendo si se tomará.